Делители и сумматоры ТВ-сигнала RCA

БЛОК СУММАТОРА И ФНЧ – Сабвуфер у нас один, а сигнал подается с двух каналов, этот блок суммирует два сигнала в один, затем срезает высокие и средние частоты, оставляя только низкие. Фильтр срезает частоты ниже 16Гц и выше 300Гц. Регулирующий фильтр срезает сигнал от 35Гц до 150Гц. Блок имеет регулятор громкости сигнала, фазовый регулятор – для наилучшего согласования сабвуфера с акустикой автомобиля и регулятор для настройки частоты. Принципиальная схема:

s32349551

С первого взгляда схема может показаться достаточно сложной, но на печатной плате все выглядит иначе, деталей действительно много, но вся сборка при наличии всех компонентов отнимет не более 30 минут.

nemo4681

БЛОК ЗАЩИТЫ – защитит сабвуферную головку, если усилитель по каким-то причинам выйдет из строя. При подаче питания на усилитель, защита включается с небольшой задержкой. Реле – любое на 10 и более Ампер. Используемые транзисторы можно заменить на отечественные, силовой транзистор использован более мощный. Во время работы наблюдался небольшой перегрев, поэтому было решено укрепить его на небольшой теплоотвод. Схема блока защиты нарисована вместе со схемой преобразователя напряжения, чтобы не возникла путыница с подключением. При включении схемы защиты, реле замыкает контакты включая головки, если же на выходе усилителя будет постоянное напряжение, то реле размыкается сохраняя головку. Подключение всех блоков на рисунке:

s25907450

БЛОК СТАБИЛИЗАЦИИ – стабилизирует напряжение до нужного уровня, для питания блока ФНЧ. на выходе обеспечивается напражение +/-15 вольт. Это по сути двухполярный стабилизатор, стабилитроны любые на 15 вольт, желательно с мощностью 1 ватт. Транзисторы служат усилителем, затем напряжение поступает на двухполярный стабилизатор. На общей плате стабилизаторов есть также отдельный стабилизатор для запитки блока индикаторов выходного сигнала. Перегрев этого блока – нормальное явление, даже на холостом ходу все активные компоненты теплые, но если перегрев очень сильный, то следует использовать теплоотводы, или разместить блок так, чтобы он находился под отдувом. Принципиальная схема блока стабилизации показана на общей схеме преобразователя:

s22917659

ИНДИКАТОР ВЫХОДНОГО СИГНАЛА – собран на двух операционных усилителях. На выходе использовано 8 светодиодов, светодиоды можно использовать буквально любые, которые под рукой. Данный индикатор работает в режиме «столб». Принципиальная схема:

s89191777

Индикатор выходного сигнала подключается напрямую к выходу усилителя. Светодиоды смонтированы на отдельной плате, которая прикреплена к передней части корпуса усилителя. Индикатор аудио сигнала и блок защиты смонтированы на общей плате.

nemo4987

После сборки всех комплектующих блоков, можно и приступить к монтажу усилителя, точнее нескольких УМЗЧ – сабвуфера и 4-х каналов, но об этом в следующей главе. Автор – АКА.

Обсудить статью САМОДЕЛЬНЫЙ УНЧ – ФНЧ, СУММАТОР, СТАБИЛИЗАТОР И БЛОК ЗАЩИТЫ

Теория создания вечного двигателя – правда или вымысел?

↑ Схема и её работа

Устройство содержит сумматор (левый+правый), фильтр инфранизких частот (SUBSONIC), перестраиваемый фильтр низких частот (ФНЧ), регулятор фазы и уровня выходного сигнала. Поскольку сабвуфер должен воспроизводить НЧ-составляющие из обоих стереоканалов, на входе стоит сумматор, который суммирует сигналы обоих каналов в один единственный. После этого сигнал фильтруется, отрезаются частоты ниже чем 16Гц и выше чем 300Гц. Потом регулируемый фильтр НЧ с перестройкой от 35Гц до 150Гц. И на выходе плавный регулятор фазы для лучшего согласования сабвуфера с акустикой и регулятор громкости.

22917659

89191777

fig3_il300_circuit-1

25907450

fig9_ac_noise_vs_filter_freq_vs_vin-1

32349551

fig7_acpl-c87_typical_application_circuit-1

fig4_il300_oscillogram-1

fig5_hcnr201_oscillogram-1

fig6_loc110_oscillogram-1

fig8_acpl-c87b_oscillogram-1

Ситуация для которой разрабатывался этот коммутатор была следующей: есть некое помещение, где установлена звуковоспроизводящая система, которая непрерывно воспроизводит музыку с компьютера (ПК), однако имеется также ещё один источник сигнала — телевизор (ТВ), и соответственно при появлении звукового сигнала на его выходе, система должна переключиться на воспроизведение звукового сопровождения ТВ.

Как видно из

kommutator2
, управляющим для коммутатора является сигнал правого канала (R), поступающий с ТВ, он подаётся на усилитель, выполненный на основе ОУ — U1A. Необходимый для чёткого срабатывания устройства коэффициент усиления, этого каскада, можно настроить при помощи подстроечного резистора RV1. Далее усиленный сигнал подаётся на схему выпрямителя напряжения, выполненного на элементах C2, D1, D2, C3.

Выпрямленное напряжение используется для управления транзистором Q1, в базовой цепи которого имеется подстроечный резистор RV2, включенный параллельно электролитическому конденсатору C3, этим резистором можно настроить время «обратного» переключения, т.е. время через которое переключатель вернётся в режим ПК, после пропадания управляющего сигнала. Необходимо выбрать оптимальное время «обратного» переключения, чтобы оно не было слишком большим — например, звук с ТВ уже не поступает, а музыки с ПК всё ещё нет, и не было слишком маленьким — в этом случае коммутатор может переключаться в режим ПК даже на паузах в звуковом сопровождении ТВ.

С коллектора Q1 сигнал управления, для приведения к «цифровому» виду, поступает на вход инвертора с триггером Шмитта — элемента U3E. Переключатель SW1 позволяет выбрать режим работы устройства — автоматический, или ручное включение режима ТВ. Основой коммутатора является микросхема U2 4053 (CD4053, КР1561КП5), представляющая собой три двунаправленных аналоговых переключателя (используются только два из них — X и Z). Управление осуществляется по объединённым вместе входам A (11) и C (9), вход разрешения работы переключателей микросхемы Inh (6) подключён к общему проводу. При работе с аналоговыми сигналами, для микросхемы 4053, необходимо использовать источник отрицательного напряжения — вывод VEE (7).

Питание коммутатора осуществляется от простейшего двуполярного источника, выполненного по следующей схеме: сетевой трансформатор 6-0-6V / 500mA, четыре диода FR103, два электролитических конденсатора 2200uF/16V, интегральные стабилизаторы типа L78L05 и L79L05.

Операционный усилитель U1A — LM358M, в корпусе SO8 (используется только один усилитель из двух имеющихся в корпусе); микросхема U3 — типа 74HC14, в корпусе SO14 (входы 1, 3, 5, 9 неиспользуемых элементов этой микросхемы, необходимо подключить к её выводу 16 — «+» напряжения питания); в качестве подстроечных резисторов RV1, RV2 использованы миниатюрные типа 3329H; все постоянные резисторы — SMD (0805); электролитические конденсаторы C2, C3 — любые, подходящих габаритов; конденсаторы C1, C4, C5 — керамические SMD (1206).

Схемы коммутатора и его источника питания, смонтированы навесным монтажом на отрезках макетной платы, размещённых в пластиковом корпусе типа Gxxx, разъёмы для входных и выходных сигналов — типа «тюльпан», размещены на задней панели корпуса. На переднюю панель выведены переключатель SW1 и светодиод индикатора включения питания.

Данная схема разрабатывалась в сравнительно сжатые сроки, с использованием комплектующих которые, что называется «были под рукой», поэтому в ней есть некоторые «некрасивости» и неоптимальности, но тем не менее, устройство было сделано, и вполне успешно используется.

На сайте «Электрон55.ру» работает
форум.

Сумматоры: определения, классификация, уравнения, структуры и применение

Н. Воробьев

Основной элементарной операцией, выполняемой над кодами чисел в цифровых устройствах, является арифметическое сложение.

Сумматор — логический

операционный узел, выполняющий
арифметическое
сложение кодов двух чисел. При арифметическом сложении выполняются и другие дополнительные операции: учёт знаков чисел, выравнивание порядков слагаемых и тому подобное. Указанные операции выполняются в арифметическо-логических устройствах (АЛУ) или процессорных элементах, ядром которых являются сумматоры.

Сумматоры классифицируют по различным признакам.

В зависимости от системы счисления

различают:

  • двоичные;
  • двоично-десятичные (в общем случае двоично-кодированные);
  • десятичные;
  • прочие (например, амплитудные).

По количеству одновременно обрабатываемых разрядов складываемых чисел:

  • одноразрядные,
  • многоразрядные.

По числу входов и выходов одноразрядных двоичных сумматоров:

  • четвертьсумматоры (элементы “сумма по модулю 2”; элементы “исключающее ИЛИ”), характеризующиеся наличием двух входов, на которые подаются два одноразрядных числа, и одним выходом, на котором реализуется их арифметическая сумма;
  • полусумматоры, характеризующиеся наличием двух входов, на которые подаются одноимённые разряды двух чисел, и двух выходов: на одном реализуется арифметическая сумма в данном разряде, а на другом — перенос в следующий (более старший разряд);
  • полные одноразрядные двоичные сумматоры, характеризующиеся наличием трёх входов, на которые подаются одноимённые разряды двух складываемых чисел и перенос из предыдущего (более младшего) разряда, и двумя выходами: на одном реализуется арифметическая сумма в данном разряде, а на другом — перенос в следующий (более старший разряд).
Читайте также:  2.7. ИНСТРУКЦИЯ ПО ПРИМЕНЕНИЮ И ИСПЫТАНИЮ СРЕДСТВ ЗАЩИТЫ, ИСПОЛЬЗУЕМЫХ В ЭЛЕКТРОУСТАНОВКАХ

По способу представления и обработки складываемых чисел

многоразрядные сумматоры подразделяются на:

  • последовательные, в которых обработка чисел ведётся поочерёдно, разряд за разрядом на одном и том же оборудовании;
  • параллельные, в которых слагаемые складываются одновременно по всем разрядам, и для каждого разряда имеется своё оборудование.

Параллельный сумматор в простейшем случае представляет собой n одноразрядных сумматоров, последовательно (от младших разрядов к старшим) соединённых цепями переноса. Однако такая схема сумматора характеризуется сравнительно невысоким быстродействием, так как формирование сигналов суммы и переноса в каждом i-ом разряде производится лишь после того, как поступит сигнал переноса с (i-1)-го разряда.Таким образом, быстродействие сумматора определяется временем распространения сигнала по цепи переноса. Уменьшение этого времени — основная задача при построении параллельных сумматоров.

Для уменьшения времени распространения сигнала переноса применяют: конструктивные решения

, когда используют в цепи переноса наиболее быстродействующие элементы; тщательно выполняют монтаж без длинных проводников и паразитных ёмкостных составляющих нагрузки и (наиболее часто) структурные методы ускорения прохождения сигнала переноса.

По способу организации межразрядных переносов параллельные сумматоры, реализующие структурные методы

, делят на сумматоры:

  • с последовательным переносом;
  • с параллельным переносом;
  • с групповой структурой;
  • со специальной организацией цепей переноса.

Три первых структуры будут подробно рассмотрены в последующих статьях. Среди сумматоров со специальной организацией цепей переноса можно указать:

  • сумматоры со сквозным переносом, в которых между входом и выходом переноса одноразрядного сумматора оказывается наименьшее число логических уровней [1];
  • сумматоры с двухпроводной передачей сигналов переноса [1, 2];
  • сумматоры с условным переносом (вариант сумматора с групповой структурой, позволяющий уменьшить время суммирования в 2 раза при увеличении оборудования в 1,5 раза) [3];
  • асинхронные сумматоры, вырабатывающие признак завершения операции суммирования, при этом среднее время суммирования уменьшается, поскольку оно существенно меньше максимального.

Сумматоры, которые имеют постоянное время, отводимое для суммирования, независимое от значений слагаемых, называют синхронными

.

По способу выполнения операции сложения и возможности сохранения результата сложения

можно выделить три основных вида сумматоров:

  • комбинационный, выполняющий микрооперацию “S = A плюс B”, в котором результат выдаётся по мере его образования (это комбинационная схема в общепринятом смысле слова);
  • сумматор с сохранением результата “S = A плюс B”;
  • накапливающий, выполняющий микрооперацию “S = S плюс B”.

Последние две структуры строятся либо на счётных триггерах (сейчас практически не используются), либо по структуре “комбинационный сумматор – регистр хранения” (сейчас наиболее употребляемая схема).

Важнейшими параметрами сумматоров

являются:

  • разрядность;
  • статические параметры: Uвх, Uвх, Iвх и так далее, то есть обычные параметры интегральных схем;
  • динамические параметры. Сумматоры характеризуются четырьмя задержками распространения:
  • от подачи входного переноса до установления всех выходов суммы при постоянном уровне на всех входах слагаемых;
  • от одновременной подачи всех слагаемых до установления всех выходов суммы при постоянном уровне на входе переноса;
  • от подачи входного переноса до установления выходного переноса при постоянном уровне на входах слагаемых;
  • от подачи всех слагаемых до установления выходного переноса при постоянном уровне на входах слагаемых.

Четвертьсумматор

Простейшим двоичным суммирующим элементом является четвертьсумматор. Происхождение названия этого элемента следует из того, что он имеет в два раза меньше выходов и в два раза меньше строк в таблице истинности по сравнению с полным двоичным одноразрядным сумматором. Наиболее известны для данной схемы названия: элемент “сумма по модулю 2” и элемент “исключающее ИЛИ”. Схема (рис. 1) имеет два входа а и b для двух слагаемых и один выход S для суммы. Работу её отражает таблица истинности 1 (табл. 1), а соответствующее уравнение имеет вид

b S
1 1
1 1
1 1

Данный элемент выпускается в виде интегральных схем (ИС) типа ЛП5 (серии 133, 155, 530, 531, 533, 555, 1531, 1533); ЛП12 (555); ЛП107 (100, 500, 1500); ЛП2 (561, 564); ЛП14 (1561) и т. п.

Реализуем четвертьсумматор в базисах И-НЕ, ИЛИ-НЕ и с использованием только одного инвертора, для чего преобразуем уравнение (1):

(2)

(3)

(4)

Схемы, полученные по уравнениям (2)–(4), приведены на рис. 2.

Рис. 2

Полусумматор

Полусумматор

(рис. 3) имеет два входа a и b для двух слагаемых и два выхода: S — сумма, P — перенос. Обозначением полусумматора служат буквы HS (half sum — полусумма). Работу его отражает таблица истинности 2 (табл. 2), а соответствующие уравнения имеют вид:

(5)

Рис. 3

Таблица 2

a

b P S
1 1
1 1
1 1 1

Из уравнений (5) следует, что для реализации полусумматора требуется один элемент “исключающее ИЛИ” и один двухвходовый вентиль И (рис. 3б).

Полный одноразрядный двоичный сумматор

Он (рис. 4) имеет три входа: a, b — для двух слагаемых и p — для переноса из предыдущего (более младшего) разряда и два выхода: S — сумма, P — перенос в следующий (более старший) разряд. Обозначением полного двоичного сумматора служат буквы SM. Работу его отражает таблица истинности 3 (табл. 3).

Рис. 4

Таблица 3

№ наб.

a b p P S
1 1 1
2 1 1
3 1 1 1
4 1 1
5 1 1 1
6 1 1 1
7 1 1 1 1 1

Отметим два момента. Первый:

в табл. 2 и 3 выходные сигналы P и S не случайно расположены именно в такой последовательности. Это подчеркивает, что PS рассматривается как двухразрядное двоичное число, например, 1 + 1 = 210 = 102, то есть P = 1, а S = 0 или 1 + 1 + 1 = 310 = 112, то есть P = 1, а S = 1.
Второй:
выходные сигналы P и S полного двоичного сумматора относятся к классу самодвойственных функций алгебры логики.
Самодвойственными
называют функции, инвертирующие своё значение при инвертировании всех переменных, от которых они зависят. Обратите внимание, что P и S для четвертьсумматора и полусумматора не являются самодвойственными функциями! Преимущества, вытекающие из этого свойства полного двоичного сумматора, будут рассмотрены при анализе возможностей ИС типа 155ИМ1.

Уравнения, описывающие работу полного двоичного сумматора, представленные в совершенной дизъюнктивной нормальной форме (СДНФ), имеют вид:

(6)

Уравнение для переноса может быть минимизировано:

P = ab + ap + bp. (7)

При практическом проектированиии сумматора уравнения (6) и (7) могут быть преобразованы к виду, удобному для реализации на заданных логических элементах с некоторыми ограничениями (по числу логических входов и др.) и удовлетворяющему предъявляемым к сумматору требованиям по быстродействию.

Например, преобразуем уравнения (6) следующим образом:

(8)

Из выражений (8) следует, что полный двоичный сумматор может быть реализован на двух полусумматорах и одном двухвходовом элементе ИЛИ. Соответствующая схема приведена на рис. 5.

Рис. 5

Из выражения (8) для S также следует:

S = a Е b Е p. (9)

Примечание. Так как операция Е в выражении (9) коммутативна (переменные можно менять местами), то следует, что три входа полного двоичного сумматора абсолютно равноправны и на любой из них можно подавать любую входную переменную. Это полезно помнить, разводя печатные платы, на которых установлены ИС сумматоров.

К настоящему времени разработано большое число схем сумматоров. Доказано (нашим отечественным ученым Вайнштейном), что при использовании только одного инвертора нельзя реализовать полный двоичный сумматор со сложностью Pкв < 16, а при двух инверторах — Pкв < 14, где Pкв — вес по Квайну, используемый как оценка сложности любых комбинационных схем. Pкв — это общее число всех входов всех логических элементов схемы без учёта инверторов

Читайте также:  Цифровой усилитель звука схема. Цифровой усилитель мощности класса D от Мастер Кит: купить готовые модули и наборы для сборки усилителя своими руками. Факторы, определяющие конструкцию аудиоусилителя

.

Рис. 6

Покажем, используя два метода, как была получена рациональная (с использованием только одного инвертора) схема полного двоичного сумматора, явившаяся основой схем ИС сумматоров типа 7480, 155ИМ1 и др.

Первый метод

основан на использовании значения выходного переноса P как вспомогательной переменной при определении выходной суммы S (табл. 4). В табл. 4 при наборах переменных, являющихся нереальными (например, единичное значение переноса при нулевых значениях всех входных переменных), поставлены безразличные значения (крестик) для функции S, которые можно доопределять произвольным образом.

Таблица 4

№ наб. a b p P S
1 1 x
2 1 1
3 1 1 x
4 1 1
5 1 1 x
6 1 1 x
7 1 1 1
8 1 1
9 1 1 x
10 1 1 x
11 1 1 1
12 1 1 x
13 1 1 1
14 1 1 1 x
15 1 1 1 1 1

Из карты Карно для функции S (рис. 6) следует: S = abp + Pa + Pb + Pp = = abp + P(a + b + p). (10)

Второй метод

основан на применении диаграмм Венна. На рис. 7а показана диаграмма Венна для трех переменных а, b, p; области, ограниченные окружностями, соответствуют переменным а, b, p, а области, обозначенные цифрами от 0 до 7 — соответствующим конъюнкциям (например, 5 = abp). Область, заштрихованная на рис. 7б, очевидно, соответствует функции P = ab + ap + bp. Функция S представлена заштрихованной областью на рис. 7в. Её можно представить суммой произведения функции a + b + p (рис. 7г) на функцию ab + ap + bp (рис. 7д) и функции abp (рис. 7е). Очевидно, что в этом случае получается выражение для S, аналогичное уравнению (10).

Рис. 7

Схема сумматора, реализованного по уравнениям (7) и (10), приведена на рис. 8а. В данной схеме используются многовходовые логические элементы И и ИЛИ. Если использовать только двухвходовые элементы, то получаются схемы, приведённые на рис. 8б, в.

Рис. 8

Литература

  1. Самофалов К.Г., Корнейчук В.И., Тарасенко В.П. Электронные цифровые вычислительные машины: Учебник. — Киев: Высшая школа. — 1976. — 480 с.
  2. Потемкин И.С. Функциональные узлы цифровой автоматики. — М.: Энергоатомиздат. — 1988. — 320 с.
  3. Угрюмов Е.П. Проектирование элементов и узлов ЭВМ: Учеб. пособие для вузов. — М.: Высшая школа. — 1987. — 320 с.

Тел.: (095) 532 9955

Двоичный сумматор

Двоичный сумматор может быть описан тремя способами:

  1. табличным, в виде таблицы истинности,
  2. аналитическим, в виде формулы (СДНФ),
  3. графическим, в виде логической схемы.

Так как формулы и схемы могут тождественно преобразовываться, то, одной таблице истинности двоичного сумматора могут соответствовать множества различных логических формул и логических схем. Поэтому, с точки зрения получения результата без учёта затрат времени на вычисление суммы, табличный способ определения двоичного сумматора является основным. Обычное табличное и обычное формульное описание сумматора не учитывают времена задержек в реальных логических элементах и не годятся для определения быстродействия реальных сумматоров.

Рис.1. Логическая схема трёхступенчатого двоичного сумматора на двух полусумматорах и логическом элементе 2ИЛИ.

x0=A 1 1 1 1
x1=B 1 1 1 1
x2= P i − 1 {displaystyle P_{i-1}} 1 1 1 1 Название действия (функции) Номер функции
S i {displaystyle S_{i}} 1 1 1 1 Бит суммы по модулю 2 F3,150
P i {displaystyle P_{i}} 1 1 1 1 Бит переноса F3,232

Единица переноса возникает в 4-х случаях из 8-ми.

СДНФ суммы по модулю 2: S i = f ( x 2, x 1, x 0 ) = ( x 2 ¯ ⋅ x 1 ¯ ⋅ x 0 ) ∨ ( x 2 ¯ ⋅ x 1 ⋅ x 0 ¯ ) ∨ ( x 2 ⋅ x 1 ¯ ⋅ x 0 ¯ ) ∨ ( x 2 ⋅ x 1 ⋅ x 0 ) {displaystyle S_{i}=mathbf {f} (x_{2}, x_{1}, x_{0})=({overline {x_{2}}}cdot {overline {x_{1}}}cdot {x_{0}})vee ({overline {x_{2}}}cdot {x_{1}}cdot {overline {x_{0}}})vee ({x_{2}}cdot {overline {x_{1}}}cdot {overline {x_{0}}})vee ({x_{2}}cdot {x_{1}}cdot {x_{0}})}

СДНФ бита переноса: P i = f ( x 2, x 1, x 0 ) = ( x 2 ¯ ⋅ x 1 ⋅ x 0 ) ∨ ( x 2 ⋅ x 1 ¯ ⋅ x 0 ) ∨ ( x 2 ⋅ x 1 ⋅ x 0 ¯ ) ∨ ( x 2 ⋅ x 1 ⋅ x 0 ) {displaystyle P_{i}=mathbf {f} (x_{2}, x_{1}, x_{0})=({overline {x_{2}}}cdot {x_{1}}cdot {x_{0}})vee ({x_{2}}cdot {overline {x_{1}}}cdot {x_{0}})vee ({x_{2}}cdot {x_{1}}cdot {overline {x_{0}}})vee ({x_{2}}cdot {x_{1}}cdot {x_{0}})}

Схема, которая обеспечивает сложение двух однобитных чисел А и В без получения бита переноса из предыдущего разряда называют полусумматором. Полусумматор имеет 4 сигнальных линии: два входа для сигналов, представляющих одноразрядные двоичные числа А и В, и два выхода: сумма А и В по модулю 2 (S) и сигнал переноса в следующий разряд (P). При этом S наименее значимый бит, а P наиболее значимый бит.

Объединив два полусумматора и добавив дополнительную схему ИЛИ, можно создать трёхступенчатый полный сумматор с дополнительным входом Pi-1 (на рисунке 1), который принимает сигнал переноса из предыдущей схемы. Первая ступень на полусумматоре осуществляет сложение двух двоичных чисел и вырабатывает первый частный бит переноса, вторая ступень на полусумматоре осуществляет сложение результата первой ступени с третьим двоичным числом и вырабатывает второй частный бит переноса, третья ступень на логическом элементе 2ИЛИ вырабатывает результирующий бит переноса в старший разряд.

Схема полного сумматора может быть использована в качестве «строительных блоков» для построения схем многоразрядных сумматоров, путём добавления одноразрядных полных сумматоров. Для каждой цифры, которую схема должна быть в состоянии обрабатывать, используется один полный сумматор.

В сумматоре на рис.1 время вычисления суммы по модулю 2 равно 2dt, время вычисления переноса равно 3dt, где dt — время задержки в одном типовом логическом элементе. В m-разрядном сумматоре в худшем случае (единицы переноса во всех разрядах) до последнего разряда сигнал переноса проходит через m-1 разряд, а сумма будет готова ещё через 2dt, поэтому максимальное время сложения равно:

3 d t ( m − 1 ) + 2 d t = ( 3 m − 1 ) d t {displaystyle 3dt(m-1)+2dt=(3m-1)dt}.

Максимальные времена выполнения сложения и вычисления переноса для большего числа разрядов приведены в таблице 1: Таблица 1.

число разрядов сумматора 1 2 4 8 16 32 64
время выполнения сложения, dt 2 5 11 23 47 95 191
время вычисления переноса, dt 3 6 12 24 48 96 192

Двоичный одноразрядный полный сумматор является полной тринарной (трёхоперандной) двоичной логической функцией с бинарным (двухразрядным) выходом. Все три операнда и оба выходных разряда однобитные.

Десятичный сумматор

Десятичный сумматор можно задать в виде двух таблиц: с нулём в переносе из предыдущего разряда:

+
+ 1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
1 1 2 3 4 5 6 7 8 9 10
2 2 3 4 5 6 7 8 9 10 11
3 3 4 5 6 7 8 9 10 11 12
4 4 5 6 7 8 9 10 11 12 13
5 5 6 7 8 9 10 11 12 13 14
6 6 7 8 9 10 11 12 13 14 15
7 7 8 9 10 11 12 13 14 15 16
8 8 9 10 11 12 13 14 15 16 17
9 9 10 11 12 13 14 15 16 17 18

и с единицей в переносе из предыдущего разряда:

+ 1 1 1 1 1 1 1 1 1 1
+ 1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9 10
1 2 3 4 5 6 7 8 9 10 11
2 3 4 5 6 7 8 9 10 11 12
3 4 5 6 7 8 9 10 11 12 13
4 5 6 7 8 9 10 11 12 13 14
5 6 7 8 9 10 11 12 13 14 15
6 7 8 9 10 11 12 13 14 15 16
7 8 9 10 11 12 13 14 15 16 17
8 9 10 11 12 13 14 15 16 17 18
9 10 11 12 13 14 15 16 17 18 19

или в виде одной таблицы, в которой единица переноса из предыдущего разряда смещает на одну колонку вправо:

+ 1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9 10
1 1 2 3 4 5 6 7 8 9 10 11
2 2 3 4 5 6 7 8 9 10 11 12
3 3 4 5 6 7 8 9 10 11 12 13
4 4 5 6 7 8 9 10 11 12 13 14
5 5 6 7 8 9 10 11 12 13 14 15
6 6 7 8 9 10 11 12 13 14 15 16
7 7 8 9 10 11 12 13 14 15 16 17
8 8 9 10 11 12 13 14 15 16 17 18
9 9 10 11 12 13 14 15 16 17 18 19

C соответствующей прошивкой как десятичный сумматор (десятеричный) могут работать шестнадцатеричный сумматор и двадцатисемиричный сумматор-вычитатель на ПЗУ.

Поиск музыкантов

Наиболее часто аналоговые сумматоры используются в электронной технике. Схема простейшего аналогового сумматора на операционном усилителе приведена на рис. Полагая, что операционный усилитель является идеальным с бесконечным коэффициентом усиления и нулевыми входными токами, из первого правила Кирхгофа получаем, что ток через резистор R ОС равен сумме токов через резисторы R 1 … R n :. Так как потенциал инвертирующего входа ОУ в идеальном случае равен 0 из-за действия отрицательной обратной связи практически весьма близок к 0, т. Таким образом, схема рис.

Аналоговый, Пассивный, Трансформаторный Сумматор SMT BIV BASH-AUDIO. Башкирское аудио оборудование. Главная · Каталог · О проекте.

Оцените статью
Добавить комментарий